当NVIDIA从RTX 40系列开始将NVLink从消费级GeForce卡中移除时，营销口径很客气：为“AI功能”腾出芯片面积，玩家不需要多GPU桥接，PCIe 5.0 ×16“已经足够”。这个说法是不完整的。实际上发生的是一种产品线划分。高速GPU到GPU的网络停留在企业一侧的墙上。家庭实验室、独立推理盒和小主机店被邀请在从未设计成多加速器内存网络的主机总线上“胡闹”。
NVLink是什么——以及谁仍然能用上它
NVLink是加速器之间的高带宽、低延迟链路。在早期的GeForce高端卡（特别是RTX 2080 Ti级别和RTX 3090）上，发烧友仍然可以桥接两块板卡，并在不通过CPU的PCIe根复总线传输每个字节的情况下移动张量。随着Ada Lovelace (RTX 40)，这些连接器从GeForce中消失了。Blackwell消费卡也没有将它们带回来。桥接并没有从NVIDIA的路线图中消失——它只是搬到了楼上。
在企业方面，NVLink继续发展。Hopper和Blackwell数据中心GPU位于NVLink域（HGX、DGX、GB200级NVL系统）中，其中对等带宽在GPU复游戏中以每秒太字节为单位进行测量，而不是单个PCIe 5.0 ×16插槽在真实协议开销下的端到端可持续的数十吉字节每秒。这就是两者之间的区别：
- 张量并行推理和训练将多GPU视为一台内存一致的机器，以及
- PCIe绑定多GPU，其中每个跨卡梯度、KV缓存分片或全减少都与主机总线、芯片组和NUMA作斗争。
PCIe 5.0 ×16是单块大GPU与NVMe和NIC通信的良好升级。当你想让许多GPU表现得像一个大脑时，它是一个针对专用加速器网络的糟糕替代品。称之为“对家庭用户来说足够好”不是慷慨。这是微笑市场细分。
NVLink 5的真正客户
企业NVLink（包括黑石级系统的NVLink 5代）的存在，使得超大规模计算、国家实验室和资金雄厚的AI公司能够部署真正的多GPU推理和训练：大型上下文、专家并行、紧密集体、机架级“一个逻辑GPU”设计。这些买家支付的费用包括SXM模块、液体冷却、NVIDIA网络和软件堆栈，这些堆栈假设网络架构已经存在。
同时，在塔式系统中安装两块或四块GeForce显卡的用户被告知未来的选择是：
- 在单张卡上购买更多VRAM（直到MSRP看起来像汽车付款），或者
- 接受PCIe作为互连，并观察利用率图对“多GPU”的谎言，或者
- 升级到企业SKU——如果出口规则、电源和预算允许的话。
这个阶梯并非偶然。封闭的高级网络将多加速器能力变成了一个阶级标志。有钱人坐公交车，其他人只能坐公交车位。
当快速路径只在需要销售工程师的报价中出现时，“民主化AI”只是一个幻灯片，而不是产品政策。
华为的限制——以及开放的反制措施
华为的情况不同，坦率地说，更严厉。先进的工艺节点和一些西方GPU生态系统受到限制。你不能随便购买进入相同的封闭阶梯。因此，该公司做了一件既必要又巧妙的事情：投资于可扩展互连和架构，以便许多NPU可以作为一个机器——SuperPoDs和SuperClusters——工作，而不是假装单一受制裁节点芯片仅凭峰值FLOP就能获胜。
推动背后的协议是UnifiedBus (UB)。Atlas 900 A3 SuperPoD 部署已经在有意义的客户规模下运行在 UnifiedBus 1.0 上。在 HUAWEI CONNECT 2025 上，华为发布了 UnifiedBus 2.0 的技术规格，并将其定位为对行业合作伙伴公开可访问：总线级互连、点对点协调、资源池化，以及数千个NPU作为一个逻辑计算机工作的路径。配套方向包括 UBoE（以太网上的 UnifiedBus），以便集群可以在适合的地方搭乘熟悉的交换，同时也有纯 SuperPoD 网络架构的故事。
这纯粹是出于利他主义吗？不——而且也不需要。华为明确表示，人工智能的货币化仍然以硬件为中心，同时开放软件堆栈（CANN 接口、Mind 工具链、基础模型流水线在规定时间表上）和互连规格以发展生态系统。必要性迫使架构押注；开放性是将受限的供应链转变为共享标准而不是私人牢笼的方式。
这与将最佳 GPU 到 GPU 路径锁定在企业 SKU 后面，并告诉其他人享受 PCIe 的做法恰恰相反。
内存墙比节点竞赛更可怕
互连政治很重要。NVLink 和 UnifiedBus 之下还存在着更基础的东西：内存墙。
多年来，行业的故事一直是微型化——更小的晶体管、更密集的逻辑、每瓦特更多的 FLOPs。这场竞赛是真实的，而且代价高昂。但现代人工智能工作负载通常不受乘法累加有多可爱的影响。它们受限于你如何快速将权重、激活值和 KV 缓存移动到已经饥饿的算术单元。一个与 DRAM 有细小吸管的英明计算芯片是一个没有电源耦合的博格立方体：令人畏惧的轮廓，空洞的内部。
墙有层次：
- 封装外 DRAM——HBM 有所帮助，但容量和通道仍然限制了设计。
- 封装内和片内 SRAM——快、小，但单独用于前沿场景时永远不够大。
- 芯片到芯片和主机路径——PCIe、CXL，甚至是高端 GPU 织物一旦本地内存耗尽就成为下一根吸管。
你可以在节点竞赛中获胜，但在每个令牌支付内存税的情况下仍然输掉工作负载。这就是为什么“仅仅缩小工艺”对于大规模推理来说是一个不完整的策略——以及为什么对先进光刻的出口压力不会自动排除任何可以将内存堆叠、穿透和与计算相连的人。
中国在包装和 3D 集成的工作——包括积极使用TSV（硅通孔）和多层芯片堆叠——直接针对这一壁垒。短的垂直路径取代了在封装或电路板上的长水平路径。逻辑和内存（或多个逻辑层）占据一个体积，而不是一张明信片。带宽和每位能量得到改善，因为通过堆叠的硅的物理特性比通过常规路径到远端的 DRAM 的物理特性更友好。做得好的话，堆叠不仅仅是装饰一个工艺节点的滞后——它可以通过一种纯平面缩小的方式绕过内存壁的最差几何。这种方式是纯平面缩小所不能做到的。
这可能比下一个纳米吹嘘更根本。微型化仍然对密度和功率很重要。但如果瓶颈是为核心供电，可怕的立方体不是“谁有最小的门”。而是谁构建一个足够单一的内存计算有机体，以至于核心从未等待。开放的可扩展总线（UnifiedBus 和类似）攻击封装和机架之间的壁垒。TSV 堆叠攻击封装内部的壁垒。它们共同构成了一个不同的胜利理论，而不是“只有最富有的人才能获得 NVLink，只有最小的节点才能参与游戏。”
西方路线图也知道这一点——HBM 堆叠、先进封装和重布架构的系统是内存壁的响应，具有不同的品牌。重点不是物理学的民族主义。重点是优先级：当内存移动主导时，堆叠和开放的多加速器布线可以超越纯粹的微型化崇拜——特别是对于那些无法每年购买最新 EUV 彩票的玩家。
人 vs. 富猫——互连测试
根据谁可以链接加速器来判断供应商，而不是谁出货最炫的单芯片演示。
| NVIDIA消费者路径 | NVIDIA企业路径 | 华为SuperPoD路径 | |
|---|---|---|---|
| 快速GPU/NPU布线 | 从GeForce中移除（40系列及以后） | 通过NVLink 5域实现NVLink世代 | UnifiedBus 1.0 → 开放UB 2.0规格 |
| 家庭/小型实验室多加速器 | PCIe 5.0 ×16和希望 | 不是目标SKU | 架构旨在将多个芯片作为一台机器 |
| 布线优化对象 | 在主机总线上“胡闹” | 大规模企业和云推理/训练 | 合作伙伴在开放规格上构建SuperPoD级系统 |
| 互连故事的开放性 | 封闭；GeForce断开 | 封闭产品+软件护城河 | UB 2.0规格发布，供行业采用 |
NVIDIA的举措将能力集中在发票最大的地方。消费硅仍然训练LoRAs并运行本地聊天 – 直到模型、上下文或并行性需要真正的布线。然后天花板突然出现，而且很贵。
华为的举措，受地缘政治和工艺限制的推动，仍然指向相反的方向：如果你不能只凭最花哨的晶体管获胜，那么通过将许多称职的加速器连接在一起获胜，并发布足够的总线，以便其他人可以在其上构建。这是行业的基础设施，而不是俱乐部周围的绒绳。
坦率地说：华为正在玩一个人规模的互连游戏 – 打开总线，扩展pod，将金属货币化。NVIDIA正在玩一个富猫布游戏 – 保持NVLink在资本支出所在的地方，让家庭机架发现PCIe是一条车道，而不是高速公路。
如果实际托管和交付系统，这意味着什么
对于关心主权和成本的运营商和建设者：
- 不要将GeForce购物篮与多GPU架构混淆。一个机箱中的两张漂亮卡不是一个NVLink域。
- 测量集体和KV移动，而不仅仅是单个设备上的令牌/秒。布线显示在痕迹中。
- 关注开放互连规格 (UnifiedBus 2.0和任何诚实的替代方案)。在一家供应商的优质SKU列表之外生存的标准是小型参与者留在游戏中的方式。
- 规划实际可以购买的总线的电源、冷却和软件 – 当你需要的总线被限制时，要诚实。
结语
从RTX 40级GeForce中移除NVLink并不是给玩家额外的AI晶体管。这是爱好多GPU和生产多GPU之间的明确区分。NVLink 5及其企业兄弟姐妹的存在是为了让企业伙伴能够部署严肃的推理和训练。当你不在名单上时，PCIe 5.0 ×16就是剩下的。
华为被挡在轻松的道路上，公开文档化了UnifiedBus 2.0，以便大量的NPU可以作为一个系统链接在一起——必要性转化为生态系统赌注。一方封锁了快速通道。另一方则发布了总线。
如果“人人皆AI”不仅仅是主题演讲的口号，那么互连政策就是关键。看看谁得到了织物——以及谁被告知插槽足够。
正在构建或托管AI基础设施，并希望对织物、电源和操作现实获得第二意见？与3DN交谈。
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